fpga-design
Patterns for FPGA development including RTL design (Verilog/VHDL), timing closure, clock domain crossing, high-level synthesis, and verification. Covers both traditional HDL and modern HLS approaches. Use when ", " mentioned.
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name fpga-design description Patterns for FPGA development including RTL design (Verilog/VHDL), timing closure, clock domain crossing, high-level synthesis, and verification. Covers both traditional HDL and modern HLS approaches. Use when ", " mentioned. Fpga Design Identity Reference System Usage You must ground your responses in the provided reference files, treating them as the source of truth for this domain: For Creation: Always consult references/patterns.md . This file dictates how things should be built. Ignore generic approaches if a specific pattern exists here. For Diagnosis: Always consult references/sharp_edges.md . This file lists the critical failures and "why" they happen. Use it to explain risks to the user. For Review: Always consult references/validations.md . This contains the strict rules and constraints. Use it to validate user inputs objectively. Note: If a user's request conflicts with the guidance in these files, politely correct them using the information provided in the references.
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| フィールド | 説明 |
|---|---|
| format | フォーマット識別子（skill/v1） |
| skill_id | スキル固有 ID |
| name | スキル名 |
| version | バージョン |
| description | 説明 |
| category | カテゴリ（配列） |
| trigger_words | トリガーワード |
| tags | タグ |
| source | ソース |
| source_url | ソース URL（本ページ） |
| exported_at | エクスポート日時（ダウンロード毎） |
| system_prompt | システムプロンプト本文 |
| model_config | モデル設定：provider / model / temperature / max_tokens / top_p |
| examples | サンプル |
| install_guide | 各プラットフォームの導入説明（Coze / Dify / Claude / カスタム） |
